问个关于在学习FPGA/VERILOG语言中的问题

怎么掌握哪些是不可综合语句
其实在语法书里面就有说了，不过随着技术发展，像过去不可综合a*b，现在很多综合器都会自己调用乘法器模块来进行（FPGA综合）。多想想自己写的RTL代码描述的是什么电路，综合出来是什么样子，就会明白了。

还有就是一开始学习时是不是多做些简单器件的仿真模型 了解软件常用功能 和完整设计流程吗？
多做做实验，从最简单的跑马灯开始到难的SDRAM控制等，多做实验，上板子调试，经验自然就有了。
流程也必须重视。、

谢谢，有问题在联系

并不是语句不可综合,而是要看你写的内容能不能被综合软件所转换成逻辑门.比如说initial 语句有的书上说是不可综合的,但是你用来给寄存器赋初值是可以的.而比如说你一个寄存器使用了阻塞赋值<=之后,再使用非阻塞赋值=,那么又不可综合.
有的语句是用于测试的,那么这样的语句是不可综合的,比如延时的语句# ,还有forever,等等,你可以去借本书过来看看.
讲穿了VERILOG语言其实很简单的,但是你会写语言不代表你会设计,关键是在设计之前,你就要大致弄明白你所写的语言综合出来是个什么东西.对数字电路一定要比较精通,对状态机,组合逻辑,时序逻辑这些基本概念要弄清楚.
个人认为学习FPGA关键还是要做实验,行为级仿真不能说明问题,而且会把你带入一个误区,认为仿真做出来就行了,其实仿真离真正的能用还差了很远.最好弄个开发板来做实验,没有的话做做时序仿真.