verilog 怎么实现可综合的除法？

来源：百度知道编辑：UC知道时间：2024/09/28 08:46:56

我用的软件是quartus2
想同verilog HDL 实现 25000000 除以 1 到 1000 其中一个数X
就是因为25000000 的二进制位数很多貌似移位的方法很麻烦
想知道有没有可以调用的除法函数之类的函数或模块什么的，直接一个函数我就得到商。需要是可综合的。

quartusii里面有除法器大概叫lpm_divide 我没用过但是猜想一定很费资源
如果你的意思是除以1到1000中的任意一个整数不妨就采用case的方式
除1的时候就得25 000 000 除2的时候就得12 500 000 依此类推
fpga是以查找表结构实现的我觉得这么做最节约资源而且肯定可以在一个时钟周期内完成

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