UC知道verilog case
来源：百度知道 编辑：UC知道 时间：2024/07/16 06:07:57
如case（{bit2,bit1,bit0})
3'b001: begin
....
end
3'b010: begin
...
end
3'b100: begin
...
end
default:
endcase
和 case（1'b1)
bit0: begin
....
end
bit1: begin
...
end
bit2: begin
...
end
default:
endcase
在综合过程中，使用哪种比较好？
前者综合后面积大，而后者综合后面积小
3'b001: begin
....
end
3'b010: begin
...
end
3'b100: begin
...
end
default:
endcase
和 case（1'b1)
bit0: begin
....
end
bit1: begin
...
end
bit2: begin
...
end
default:
endcase
在综合过程中，使用哪种比较好？
前者综合后面积大，而后者综合后面积小
我从没有见过第2种写法
请使用第一种用法，另外，写case的时候 千万要写 default，即使你条件写满了 也要写default,避免产生latch
coding rule 是很死的东西，要遵守，就像遵守法律一样
可参考 huawei coding rule
前一种 好