verilog语言的问题

在我用quartus编译时候出来这样的警告
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock

在时间仿真时出现这样的错误
Error: Can't continue timing simulation because delay annotation information for design is missing
这些都是什么原因啊，我一直查不出来的，如果用功能仿真是可以仿真成功的。
望高手指教
文件包在这http://ishare.iask.sina.com.cn/cgi-bin/fileid.cgi?fileid=4507226 名字为display_60cnt的文件包

求助一道verilog语言数据检测的问题？ verilog出现如下的问题如何解决 有谁会VERILOG HDL语言？ 什么是Verilog语言啊！请问有关于电路设计发面的证书吗？ 关于EDA设计,用Verilog HDL语言 基于verilog的自动饮料机 如何用Verilog HDL语言实现Viterbi算法？ 先入先出存储器 14 位的 verilog 用Verilog HDL描述的8分频器 verilog 的顶层模块 和底层模块是什么关系