VHDL并置语句

并置“&” 就是用来进行位和位矢量的连接运算
所谓位和位矢量的连接运算是指将并置操作符右边的内容接在左边的内容之后以形成一个新的位矢量.
通常采用并置操作符进行连接的方式很多 : 既可以将两个位连接起来形成一个位矢量 , 也可以将两个位矢量连接起来以形成一个新的位矢量 , 还可以将位矢量和位连接起来形成一个新的矢量。例如:
SIGNAL a, b:std_logic;
SIGNAL c: std_logic_vector (1 DOWNTO 0);
SIGNAL d, e: std_logic_vector (3 DOWNTO 0);
SIGNAL f: std_logic_vector (5 DOWNTO 0);
SIGNAL g: std_logic_vector (7 DOWN TO 0);
c<=a & b; 两个位连接
f <= a & d; 位和一个位矢量连接