硬件描述语言verilog HDL设计一带有小时(12或24小时进限),分,秒的数字钟

来源：百度知道 编辑：UC知道 时间：2024/07/02 06:55:30
请学过的高手教我写一个这个程序,包括23归0电路程序和60归0的程序

ADD是你累加数输入端。A,B是23或60的计数变量,C,D是你的输出端。记得在实体进行声明。
下面放在PROCESS(ADD)
IF (ADD'EVENT AND ADD='1') THEN
A:=A+1;
B:=B+1;
IF A=60 THEN
C='0';
A:=0 ;
END IF;
IF B=23 THEN
D='0' ;
B:=0 ;
END IF;
END IF;