UC知道麻烦高人帮忙注释解释一段verilog程序
来源：百度知道 编辑：UC知道 时间：2024/06/30 17:34:47
module pc2fpga ( rst ,
clk,
fifo_wr ,
fifo_rd ,
fifo_data,
fifo_pf,
fifo_full,
fifo_empty,
);
input rst ;
input clk ;
input fifo_pf,fifo_full,fifo_empty;
input[7:0] fifo_data ;
output fifo_wr ;
output fifo_rd ;
//端口
wire rst ;
wire clk ;
wire[7:0 ] fifo_data ;
reg fifo_wr ;
reg fifo_rd ;
//内部信号
reg clkin;
reg [2:0] STATE,NEXT;
//参数
parameter IDLE = 3'D0,
READ_1 = 3'
clk,
fifo_wr ,
fifo_rd ,
fifo_data,
fifo_pf,
fifo_full,
fifo_empty,
);
input rst ;
input clk ;
input fifo_pf,fifo_full,fifo_empty;
input[7:0] fifo_data ;
output fifo_wr ;
output fifo_rd ;
//端口
wire rst ;
wire clk ;
wire[7:0 ] fifo_data ;
reg fifo_wr ;
reg fifo_rd ;
//内部信号
reg clkin;
reg [2:0] STATE,NEXT;
//参数
parameter IDLE = 3'D0,
READ_1 = 3'
First in First out
先入先出寄存器。
fifo_wr 写FIFO的使能
fifo_rd 读FIFO的使能
fifo_data FIFO的数据传输端口
fifo_pf FIFO的指针
fifo_full FIFO存满的标志位
fifo_empty FIFO栈空的标志位
这些都是自己定义的端口名称，不是固有函数。
这就是个堆栈寄存器哈~~~
fifo_wr 一直为1，无意义。
该段代码是做什么？