向高手求救 - Verilog的测试模块怎么编译

其实就是些tb
把你写的东西发上来，我帮你看看~~~~~~

在modelsim里面编译吧,modelsim能给出错在哪里.
在ise里面测试文件不好编译.

有个简单的办法，ise里面可以自动加载激励波形，然后你可以把这个激励波形文件转换成verilog语言，这都是软件自动完成的。如果你想学这个testbench怎么写，可以先看看软件是怎么写的，会对你有帮助的。