用VHDL设计4位同步二进制加法计数器,输入为时钟端CLK和异步清除端CLR,进位输出端为C

来源：百度知道 编辑：UC知道 时间：2024/06/28 12:45:51
过程越详细越好，简单说明一下思路

"过程越详细越好，简单说明一下思路"不矛盾?

你上过这门课的话参考一下书上的计数器程序就可以了啊
应该不是很难
如果没有上过,推荐你去找些参考书