跪求VHDL高手修改程序错误

我已经修改过了。..

编译通过了..

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity k_in is

    Port (    k0:std_logic_vector( 2 downto 0);                    --频率输入

           reset:in std_logic;                                --复位信号

           f_div:out integer range 1048575 downto 0 );      --分频比范围

end k_in;

architecture Behavioral of&